Laporan Akhir 1

 





1. Jurnal [Kembali]








2. Alat dan Bahan [Kembali]



1. Panel DL 2203D 
2. Panel DL 2203C 
3. Panel DL 2203S 


    4. Jumper


3. Rangkaian Simulasi [Kembali]


4. Prinsip Kerja Rangkaian [Kembali]

Rangkaian di atas merupakan percobaan 1 modul 3 yang mana terdiri dari komponen SW-SPDT, JK Flip Flop, LOGICPROBE,CLOCK. yang mana rangkaian ini merupakan  rangkaian asyncronous counter dengan menggunakan JK flip flop. Rangkaian ini bersikat aktif high yang mana inputan pada RS berlogika 1, sehingga yang RS tidak dapat mempengaruhi hasil output, dan yang dapat mempengaruhi hasil output adalah input CLK. 


Dikatakan asyncronous counter dikarenakan sumber clock pada rangkaian tidak saling singkron ke semua flip flop, melainkan flip flop selanjutnya akan menerima inputan pada CLK melalui output dari flip flop sebelum nya.

Rangkaian ini merupakan rangkaian yang bersifat fall time, dimana akan melakukan perubahan pada saat clock berpindah dari 1 ke 0. Jadi apabila belum ada perubahan fall time pada outputan sebelumnya, maka output flip flop tidak ada perubahan

ragkaian ini bersifat up counter yang mana nanti nya masing-masing flip flop akan mengeluarkan output dalam bentuk bilangan biner 4 bit. atau menghitung bilangan bit dari 0 -15.


5. Video Rangkaian [Kembali]






6. Analisa [Kembali]


1. Bagamana sinyal output yang dihasilkan pada JK Flip-Flop ketiga dan keempat? Kapan output itu akan bernilai 1

Pembahasan:
Dari percobaan dapat kita lihat bahwa sinyal output pada JK Flip Flop 3 adalah 0010 dan JK Flip Flop 4 adalan 0011. Dimana Outputnya akan bernilai 1 jika output sebelumnya dalam kondisi fall time dengan nilal awal 0 dan akan tetap 1 jika dalam kondisi risetime.

2. Pada percobaan 1, menggunakan clock tipe Falltime Apakah ada pengaruh jika clocknya kita ubah ke tipe rise time? jika ya mengapa itu terjadi dan jika tidak mengapa demikian.

Pembahasan:
Dari percobaan dapat kita lihat bahwa ada Pengaruh jika clocknya kita ubah ke tipe rise time? Hal itu terjadi karena saat tipe risetime, output atau logic probe akan berubah ketika kondisi input dari 0-1, Sehingga posisi Sinyal akan berbeda, namun bentuknya tetap sama.

7. Link Download [Kembali]

Download file HTML [disini]
Download file video simulasi [disini]
Download datasheet 74LS90 [disini]
Download datasheet 7493 [disini]




Tidak ada komentar:

Posting Komentar