Laporan Akhir 1

  

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1.Module D'Lorenzo :

     

 2.IC J-K Flip Flop.

Tabel Kebenaran J-K Flip Flop

Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

4. Power Supply

5 . Jumper

5. probe

6. switch

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

prinsip kerja pada rangkaian ini adalah

• Pada kondisi 1 ini switch B3-B6 terhubung pada aktif low atau Saat berlogika 0. selanjutnya Input Bo dan B₂ berlogika 1 atau aktif high, input B1  dont care. berdasarkan inputan - Inputan  dengan memasukan data pada B1 maka pada outputnya mengalami pergeseran dimana output pertama menjadi masukan di jk flipklop kedua dan seterusnya begitu.  output yang dihubungkan ke H7, H6, HS, H4 hidup secara bergantian jadi pada kondisi 1 ini menpakan kondisi siso Karna Pada register SISO Jalur masuk data berjumlah salu dan jalur keluaran juga berjumlah satu. pada register Siso ini juga data mengalami pergeseran hal ini sesuai dengan percobaan yang telan dilakukan dimana flipflop pertama menerima masukan dari input, sedangkan Flipflop kedua menerima masuikan dari flipflop pertama dan seterusnya dapat dibuktikan dengan output yang didapatkan hidup secara bergantian.

• Kondisi 2, Input B3-B6 diberikan aktif low atau berlogika 0, lalu B1 dont care, B0 diberikan aktif high atau berlogika 1 dan B2= panah. Berdasarkan data inputan tersebut, dengan memasukan data satu per satu. maka output yang didapatkan Keluar secara serempak maka kondisi tersebut merupakan SIPO karna pada register SIPO mempunyai satu saluran masukan saluran keruaran sejumlah Flip-flop yang menyusunnya. Pada register SIPO ini data yang masuk satu per satu atau secara serial dan dikeluarkan secara serentak (secara Paralel). 
• Pada kondisi 3 ini diberikan inputan dengan B3-B6 nya dont care, selanjutnya B1 diberikan Inputan Aktif low dan B0 dan B2 Aktif high. kondisi ini merupakan kondisi PISO karena pada percobaan didapatkan dengan memasukkan data secara serentak dan output yang keluar satu per satu. Hal ini sesuai dengan teori register PISO dimana pada register PISO, mempunyai jalur masuk kan sejumlah flipflop yang menyusunnya dan hanya mempunyai satu jalur keluaran. Dan juga pada register. PISO ini data yang dimasukkan dalam register secara secara serentak dan data yang dikeluarkan serial. 
• Pada kondisi 4 ini diberikan masukan B3-B6 = X, kemudian Bo aktif high, lalu B1 dan B₂ berlogika aktip low. B kondisi ini merupakan kondisi pipo karna saat  data dimasukan serentakdan output yang didapatkan juga serentak. hali ini sesuai dengan jumlah flipflop yang menyusunnya dimana pada jenis PIPO ini data masuk dan keluar secara serentak

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1.        Analisa output yang dihasilkan tiap-tiap kondisi

·       kondisi 1 (B3-B6=0, B0=B2=1, B= x)

Dimana data masuk ke saklar B1 dan diubah dengan mengubah kondisi saklar, data yang masuk saat clock men-trigger flip flop sehingga data yang masuk akan bergeser. Dimana pada percobaan dapat dilihat bahwa data masuk dan keluar satu persatu. Maka kondisi ini merupakan shift register Jenis "SISO"

·       kondisi 2 (B3-B6=0, B1=X, B0=1, B2=↓)

Dari kondisi diatas, saat semua data sudah masuk mata satlar 82 chiturunkan sehingga dala masat satu persatu dan keluar bersamaan Sehingga tondisi ini adalah shift register jenis "100"

·       kondisi 3 (B3-B6=X, B1=0, B0=B2=1)

Pada kondisi 3 Data input masuk dari B3-86 dg menggeser saklar persamaan, yang menyebabkan data masuk bersamaan dan keluar Satu persatu. Sehingga kondisi 3 ini merupakan Shift register Jenis "PISO".

·       kondisi 4(83-86 = X, BO=1, BI=B2=0)

Data Input masok ke saklar B3-B6 dengan mengubah Saklar bersamaan sesuai dengan data yang masuk persamaan dan keluar juga bersamaan. Sehingga kondisi ini merupakan Shit register Jenis "PIPO"

2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke flip flop, bandingkan Output yang didapat.

Pembahasan:

Setelah gerbang AND dihapus, maka didapat kondisi 1 dan kondisi 3 (SISO & PISO) tidak terjadi Perubahan, namun pada kondisi 2 (SIPO) dan 4 (PIPO), didapat saklar B2 yang berguna menghentikan sinyal clock sehingga tidat terjadi Perubahan data

7. Link Download [Kembali]

Download file Rangkaian [disini]

Download file HTML [disini]
Download file video simulasi [disini]

Download datasheet AND [disini]

Download datasheet 74111 [disini]